Diseño de un ambiente de verificación funcional para un bus digital empleando los estándares UVM y PSS /
Main Author: | Montero-Marenco, Mario Alberto (creador/a.) |
---|---|
Format: | Thesis Book |
Language: | Spanish |
Published: |
Cartago, Costa Rica, :
M. a. Montero-M.,
2024.
|
Subjects: |
Similar Items
-
Diseño e implementación de un ambiente de verificación funcional con estándar UVM para segunda versión de microcontrolador Siwa /
by: Picado-García, Fabián Alberto
Published: (2022) -
Creación de un ambiente de verificación usando UVM para un bus AXI4-Lite para una arquitectura RISC-V de 32 bits. /
by: Rivera-Arrieta, Irene Beatriz
Published: (2018) -
Desarrollo de un ambiente de verificación para una unidad lógica aritmética mediante la metodología universal de verificación (UVM). /
by: Valenciano-Blanco, Pablo André
Published: (2018) -
Implementación de un ambiente de verificación UART mediante UVM /
by: Alvarez-Hernández, Carlos Alberto
Published: (2018) -
Diseño de un ambiente de verificación basado en la metodología UVM para un microprocesador RISC-V 321 /
by: Rojas-Chacón, Daniel
Published: (2018)