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| LEADER |
01324nam a2200361 a 4500 |
| 001 |
000264683 |
| 005 |
20160913111308.0 |
| 008 |
160121s2013 cr 000 | spa d |
| 040 |
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|a Sistema de Bibliotecas del Tecnológico de Costa Rica
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| 090 |
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|a TF 7387
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| 100 |
1 |
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|a Durán Durán, Julio Alberto
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| 245 |
1 |
0 |
|a Optimización del proceso de regresión en el diseño de un ASIC mediante el uso de un modelo alternativo de acceso a memoria /
|c Julio Alberto Durán Durán.
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| 260 |
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|a Cartago, Costa Rica :
|b J. A. Durán D.,
|c 2013.
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| 300 |
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|a 1 disco computadora :
|b ilustraciones, diagramas, tablas.
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| 336 |
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|a texto
|b txt
|2 rdacontenido
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| 337 |
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|a computadora
|b c
|2 rdamedio
|
| 338 |
|
|
|a disco de computadora
|b cd
|2 rdaportador
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| 502 |
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|
|a Informe de Proyecto de Graduación
|b (Licenciatura en Ingeniería en Electrónica)
|c Instituto Tecnológico de Costa Rica, Escuela de Ingeniería en Electrónica,
|d 2013.
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| 504 |
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|
|a Bibliografía
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| 590 |
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|a ITCR
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| 590 |
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|a CSUCA2
|
| 590 |
|
|
|a COTA
|
| 590 |
|
|
|a ELEC
|
| 610 |
2 |
4 |
|a Hewelett Packard
|
| 650 |
1 |
4 |
|a Regresión
|
| 650 |
1 |
4 |
|a Memoria RAW
|
| 650 |
1 |
4 |
|a Memorias
|
| 650 |
1 |
4 |
|a Verificación funcional
|
| 650 |
1 |
4 |
|a Memoria Verilog
|
| 650 |
1 |
4 |
|a Memoria DENALI
|
| 651 |
|
4 |
|a Costa Rica
|z Heredia
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| 655 |
|
4 |
|a Tesis
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| 902 |
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|
|a Hugo G
|b 2016/06/13
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