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| LEADER |
01185cam a2000217a 44500 |
| 001 |
648496 |
| 040 |
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|a Sistema de Bibliotecas USAC
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| 041 |
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|a spa
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| 094 |
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|a 08
|b T(631)EO
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| 099 |
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|a 08 T(631)EO
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| 100 |
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|a Sierra Madrid, Ottoniel Abisaí
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| 245 |
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|a Aumento del rendimiento de un procesador RISC de 32 Bits, utilizando Pipeline de cinco etapas y memoria Caché.
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| 260 |
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|a Guatemala :
|b Universidad de San Carlos de Guatemala,
|c 2021.
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| 300 |
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|a 246 p. :
|b il. ;
|c 28 cm.
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| 336 |
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|a texto
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| 500 |
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|a Asesor: M.Sc. Iván René Morales Argueta
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| 502 |
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|a Tesis (Ingeniero Electrónico). Universidad de San Carlos de Guatemala, Facultad de Ingeniería, 2021.
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| 504 |
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|a Bibliografía: p. 243-245
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| 650 |
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|a DISPOSITIVOS DE ALMACENAMIENTO (COMPUTADORES)
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| 650 |
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|a PROCESAMIENTO ELECTRÓNICO DE DATOS
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| 856 |
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|u http://biblioteca.usac.edu.gt/tesis/08/08_0631_EO.pdf
|3 Texto completo
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