Advanced HDL synthesis and SOC prototyping : RTL Design Using Verilog /

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Advanced HDL synthesis and SOC prototyping : RTL Design Using Verilog /

Detalles Bibliográficos
Autor principal:	Taraate, Vaibbhav (Autor/a)
Formato:	Libro
Lenguaje:	English
Publicado:	Singapore : Springer, [2019].
Materias:	LENGUAJES DESCRIPTIVOS PARA EQUIPOS DE COMPUTADORA SISTEMAS EN UN CHIP ELECTRONICA DIGITAL > DISEÑO Y CONSTRUCCION PROTOTIPOS LENGUAJES PARA DESCRIPCIÓN DE EQUIPO CIRCUITOS INTEGRADOS PARA APLICACIONES ESPECIFICAS VERILOG (LENGUAJE PARA DESCRIPCION DE EQUIPO DE COMPUTACION)
Acceso en línea:	Ver documento en línea

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