Replacing 6T SRAMs with 3T1D DRAMs in the l1 data cache to combat process variability.

Detalles Bibliográficos
Autor principal:	Liang, Xiaoyao
Otros Autores:	Brooks, David, Canal, Ramon, Wei, Gu-Yeon
Formato:	Artículo
Lenguaje:	Spanish
Materias:	Dispositivos de almacenamiento Circuitos integrados Transistores Diodos Memoria caché Artículos de revista

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